`define/`if `elsif `else `endif 用途

在寫 bench 的時候，有時候會想怎麼只需要維護一份 bench 卻讓他可以一人分飾多角呢？

這時候要好好善用 `define 的功能

免費的 Verilog 編譯器 - Icarus Verilog

原文出處：http://bleyer.org/icarus/

怎麼辦沒有 ncverilog !!!

沒關係有免費的軟體可以讓你試試看唷！

System Verilog Assertion

System Verilog Assertion 簡稱 SVA。

System Verilog 是高階的Verilog, 那 Assertion 呢?

查一下google 即可發現, 有人把它翻譯成斷言, 或是有人會翻譯成判定。

判定什麼呢?